高速互連晶片IP設計、記憶體儲存介面晶片IP設計公司，乾瞻(7898.TW)

從興櫃半導體公司掛牌的種類，大致可以理解未來台灣半導體"新增加"的發展方向在IP/ASIC、半導體設備、半導體材料這三個大方向。這邊就來簡單理解一下高速互連晶片IP設計、記憶體儲存介面晶片IP設計公司，乾瞻。乾瞻，主要聚焦在先進製程用的IP，目前，母公司神盾持股62.77%，公司已經申請興櫃登錄。

乾瞻，主要專注於提供先進的高速互連矽智財(Silicon IP)及記憶體儲存介面相關IP，主要以先進製程節點為主，但也支援部分較成熟製程。公司產品主要應用於AI/HPC、車用、儲存及基礎元件IP等四大領域IP。主要服務對象為無晶圓 IC 設計公司(Fabless)及系統整合廠商(System Vendors)。

公司未來研發將持續投入高速互連(UCIe)、NAND Flash 記憶體儲存介面(ONFI) 及 DDR/LPDDR 等關鍵技術領域，並強化客製化 IP 設計能力，以提升產品競爭力與市場佈局。經過進一步優化，以實現低功耗、低延遲，並可無縫整合至AI、HPC、Storage、Automotive 等關鍵應用領域。

以下為乾瞻的產品:

乾瞻產品組合旨在滿足現代高性能半導體設計中的核心互連和數據存取需求。

在高速互連 IP 領域，乾瞻的產品扮演著系統數據流通的關鍵角色。其中，Die to-Die 互連 IP(如 UCIe)是實現高效能 Chiplet 架構的基石，其核心用途是將同一封裝內不同功能的裸晶(例如運算晶粒、加速器晶粒和記憶體晶粒)以極高頻寬和極低延遲連接起來，廣泛應用於數據中心處理器、AI/機器學習加速器等需要大規模擴展和高數據吞吐量的系統。 

同時，高速傳輸介面 IP 產品線負責晶片與外部裝置間的數據傳輸。MIPI A-PHY/D-PHY/C-PHY家族專用於行動和車用領域，核心用途是處理攝影機和顯示器的高頻寬數據傳輸，例如在ADAS 中實現車載感測器和主處理器之間的可靠、高速數據Link。此外，基於 SBD SerDes 技術的相關產品線，其用途是透過單一通道實現雙向傳輸，極大地優化高密度 SoC 晶片的 Pin 使用效率和佈線複雜度。 

在記憶體儲存介面 IP 方面，乾瞻的產品確保了數據的快速存取與儲存。ONFI 是 SSD 控制器和儲存處理器的核心介面，專門用於高速讀寫 NAND Flash 記憶體，服務於企業級和消費級儲存市場對速度和容量的需求。至於 LPDDR 和 DDR IP，它們作為主 DRAM 介面，LPDDR 主要用於智慧型手機、平板等低功耗、高性能的行動與邊緣運算裝置，而 DDR 則服務於伺服器、工作站和高性能電腦對極高頻寬和數據處理能力的嚴苛需求。 

最後，Standard Cell 雖然對外銷售頻率較低，但其主要用途是作為公司內部核心高速 IP 設計的底層元件，透過精確的製程優化，達成 PPA(功耗、性能、面積)的最佳平衡，是確保公司所有高速介面 IP 具備業界領先競爭力的關鍵技術支撐。

(1)高速互連 IP (High-Speed Interconnect IP)： 

A.裸晶對裸晶(Die-to-Die)互連：

核心產品包括UCIe (Universal Chiplet Interconnect Express)等先進規格，為實現高效能小晶片(Chiplet)架構提供關鍵技術。 

B.高速傳輸介面 IP：

涵蓋多種主流標準，如MIPI D-PHY、C-PHY、LVDS、HDMI 等。 

(2)記憶體儲存介面 IP (Memory Storage Interface IP)： 

A.主要產品包括 ONFI (Open NAND Flash Interface)及 LPDDR/DDR介面相關IP。

(3)Standard Cell 及客製化 I/O 產品線： 

A.基礎元件：主要適用於高效能、面積及低功耗晶片設計。

神盾轉型

看好後摩爾定律時代 Chiplet 的發展趨勢，神盾自 111 年投入轉型，從以往的指紋辨識商品積極轉向專業分工，自 113 年初收購乾瞻(IP)，補上 IP 發展基礎。加上旗下安國入股星河(ASIC)，透過入股星河，可進一步掌握先進製程與先進封裝(CoWoS)設計與投片服務，結合 IP 優勢，提供客戶縮短上市時間(time to market)。目標打造先進製程端到端(End to End)的 IP/ASIC 平台。

半導體IP種類

目前半導體IP種大致分為處理器IP(包含CPU，GPU，NPU，VPU，DSP，ISP)，介面IP(包含USB，HDMI，PCle，MIPI，DDR，SerDes)，物理IP(包含RF，Mixed Signal，Analog，Memory Compiler)，其他數位IP。

產業概況

IP 已成為現代半導體設計中的核心要素，即預先設計、預先驗證的功能模組，可高效整合至系統單晶片(SoC)及先進的小晶片架構(Chiplet-based)中。IP 的應用使企業能夠：加速產品開發時程、降低設計風險、提升成本效益。隨著積體電路複雜度快速攀升，IP 已從設計便利性工具轉變為提升半導體產品競爭力的必要條件。 

亞洲擁有全球最完整且最具規模的半導體供應鏈，是晶片設計成長最快速的市場之一。面對產品上市時程縮短和研發成本飆升的巨大壓力，全球 IC 設計公司對外部矽智財的需求持續攀升。而專業第三方 IP 供應商，尤其是在高速介面、記憶體子系統及先進製程等領域具備核心技術能力的業者，於此波技術發展中扮演著愈來愈關鍵的角

全球半導體產業的架構與製造複雜度大幅提升，驅動了第三方 IP 採用的結構性成長(Structural Growth)。許多複雜的矽智財子系統，特別是高速互連、SerDes、記憶體介面及先進製程的實體 IP，對多數半導體公司而言，已不具備自行研發的經濟效益。 

目前有三大主要力量推動此一趨勢:

(a)設計複雜度的爆炸性提升

現代 SoC 與 Chiplet-based 系統要求整合數十個以上的高性能 IP。例如 UCIe、PCIe/CXL、GDDR/LPDDR、ONFI 及各類高速 SerDes 介面。此類 IP 的開發門檻極高，需要投入： 

A. 跨領域大型研發團隊：整合 IC 設計、軟體、封裝等多學科專家。 

B. 深度專業知識：涵蓋訊號完整性(Signal Integrity)、封裝與系統工程。 

C. 長週期研發：需要經過冗長的開發、驗證與特性化過程。 

D. 高規格驗證：需要大規模的矽驗證 (Silicon Validation)與跨廠商互通性測試 (Interoperability Testing) 。

全球僅有極少數企業能於領先製程節點維持其內部開發此類 IP 能力。

(b)經濟因素驅動外部採購

於先進製程節點開發高複雜度 IP(如 UCIe)，需要極高的固定成本支出：

包含人力資源 -- 至少需 50 至 100 位工程師，時間週期 -- 多年的研發週期，驗證成本 -- 高額的矽特性化及驗證成本，後續支援 -- 持續性維護與客戶支援。

除最大型半導體公司外，多數企業已不具備維持如此規模研發團隊的經濟可行性。因此，企業轉向外部專業 IP 供應商採購，是降低固定研發支出與營運風險的必然選擇。

(c)先進製程的技術加劇效應 

當製程節點進入 Advanced FinFET 時，設計規則、訊號完整性挑戰與功耗/效能 (PPA)之折衷取捨挑戰快速倍增。IP 設計更需要專門技術來覆蓋： 

A. 先進封裝：2D/2.5D/3D/3.5D 整合技術 

B. 多晶粒(Multi-Die)架構與晶粒間互連設計 

這些技術門檻使企業自行開發 IP 的難度與成本進一步提高。乾瞻專注於先進製程之高速介面 IP，因此上述產業結構轉變與外部採購趨勢，於乾瞻所服務的目標市場中更為明顯，確立了公司成長的強勁驅動力。

乾瞻，是一家高速互連晶片IP設計、記憶體儲存介面晶片IP設計公司，2025年營收有6億，ROE為25%，毛利率為100%，資產負債率為11%。公司營收以技術服務收入佔97.05%，權利金收入佔2.59%，維護及授權收入佔0.36%。銷售區域以台灣佔37.91%，外銷佔62.09%。公司主要客戶包含歐美系AI/HPC 大廠客戶、儲存系統廠、車用及國內外晶圓代工廠。乾瞻研發佔營收比例為54%。

競爭

乾瞻所處產業競爭激烈，主要競爭者包括全球大型 IP 供應商(如 Synopsys、 Cadence)以及少數專注於特定高性能領域的獨立 IP 業者(如台灣的M31)。乾瞻的競爭策略聚焦於技術差異化、服務彈性和先進製程佈局。

(1)高速互連 IP競爭

高速互連 IP 是競爭最為集中的領域，競爭焦點已從單純的性能指標轉向完整的生態系統支援和技術整合的廣度。 

在 Die-to-Die 互連方面，特別是以 UCIe 為代表的標準化領域，競爭的關鍵在於 IP 供應商與先進封裝廠及晶圓代工廠的緊密合作關係。大型競爭者雖具備廣泛 的產品線，但乾瞻透過工程導向之客製化服務和在 UCIe 高頻寬密度、低能耗設計上的專業聚焦，能夠為客戶提供更符合特定異質整合架構的優化方案。

在高速傳輸介面 SerDes 和 MIPI 介面方面，競爭著重於良率和功能安全認證。對於車用領域(MIPI A-PHY)，進入門檻極高，客戶要求 IP 供應商須具備通過 ASIL 等級功能安全認證的實績與流程。乾瞻在此領域之競爭優勢在於能提供高彈性客製化服務，幫助客戶快速達成特定應用環境下的訊號完整性和 EMI 標準，這與大型供應商標準化產品形成了鮮明差異。

(2)記憶體儲存介面 IP 競爭

主要表現於產品線的全面覆蓋和技術節點的領先性。

在 LPDDR/DDR 領域，大型競爭者通常在多個 DDR 標準上擁有深厚的累積和完整的 IP 產品線。

乾瞻的競爭策略是將 LPDDR/DDR 與客戶在 AI 和數據中心的客製化晶片(ASIC)需求緊密結合。公司不僅提供 IP，更提供記憶體控制器的共同設計與從頭到尾PPA 最佳化服務，確保客戶的記憶體子系統在性能和功耗上能夠達成領先水準。 

針對 ONFI 等儲存介面，競爭的關鍵在於支援最新 NAND 規格的速度和介面的穩定性。由於 SSD 控制器市場對成本敏感，公司需在提供極高速度與可靠性的同時，維持具備成本效益的 IP面積。

(3)Standard Cell 及客製化 I/O 產品線競爭

Standard Cell 市場主要由全球大型 IP 供應商和主要的晶圓代工廠主導。 

Standard Cell 雖然不是主要收入來源，但作為核心高速 IP 的內部支撐，是競爭優勢的間接表現。對 Standard Cell 和 I/O 進行高度客製化與製程優化，目的在於確保公司的主力高速介面 IP 在先進製程節點上能夠實現領先業界的 PPA 數據，以此區隔於僅提供通用型基礎 IP 的競爭對手。

總體而言，乾瞻在 IP 產業中的競爭優勢並非單純依靠產品數量，而是基於以下核心能力：

(a)先進製程的技術深度：具備在領先製程上實現高性能 IP 的能力。 

(b)工程導向的服務模式：能夠提供高度客製化服務，將 IP 整合至客戶特定的小晶片與異質整合架構中。

(c)高可靠度的矽驗證實績：累積了大量成功支援晶圓廠和客戶量產的經驗，獲得了市場對高資本投入專案的信賴。

市場佔有率

根據灼識諮詢的資料，全球半導體IP服務市場規模於2025年達到95億美元，預計到2030年將增加至241億美元，複合年增長率為20.5%。以此市場規模為基石，並以乾瞻 2025 年銷售額 19 百萬美元衡量，乾瞻當前在全球半導體 IP 市場的佔有率約為 0.2%。

公司策略

乾瞻之營運成長策略並非依賴既有規模，而是專注於主導高成長、高技術門檻的細分市場，透過積極擴大與全球主要晶圓代工廠的開發合作，超前佈局先進製程所需的基礎 IP，並持續提供更具成本效益、獨特且高附加價值的客製化 IP 服務及業界領先的高速介面 IP 新規格，從而為客戶提供完整且差異化的解決方案，預計將能加速公司在快速成長的細分市場中實現規模化的營收增長。

產品發展趨勢

(1)高速互連 IP：突破頻寬與能效瓶頸 

在高速互連領域，技術發展的核心是標準化、封裝整合與極致能效。 

Die-to-Die 互連方面，UCIe 已成為業界實現 Chiplet 架構之通用標準化基石。

乾瞻趨勢聚焦於提升 UCIe 的頻寬密度和能源效率(以 pJ/bit 計)，並支援 2.5D/3D 等先進封裝環境。這要求 Die-to-Die 解決方案必須具備極低的訊號衰減和極高的 BER，以滿足資料中心 CPU 和 AI 加速器對系統可靠性的苛刻要求。UCIe 普及正將晶片設計推向水平整合，極大地擴大了對標準化 Die-to-Die IP 外部採購需求。

對於高速傳輸介面 IP，乾瞻採用 SBD SerDes 技術，有效減少了晶片封裝 Pin 數量和佈線複雜度，解決了高密度 SoC 面臨的 I/O 限制，並朝向更高階的 PAM4/PAM8 調變演進以最大化數據吞吐量。同時，MIPI A-PHY 的發展趨勢則表現了車用電子對功能安全(ASIL)認證的剛性需求，此必須在滿足高頻寬數據傳輸的同時，具備卓越的電磁兼容性(EMC)，適用於車載網路等高可靠性場景。 

(2)記憶體儲存介面 IP：效率與容量的最大化 

記憶體 IP 的發展核心是靠近運算和效率最大化，旨在消除數據處理的Von Neumann bottleneck。 

在 DDR/LPDDR 系列中，LPDDR(如 LPDDR6)致力於在極致功耗控制下實現伺服器級的峰值頻寬，這對於需要電池供電的邊緣 AI 和高性能移動平台至關重要；而標準 DDR(如 DDR5)則專注於滿足伺服器虛擬化和巨量資料處理對極高頻寬和容量的需求，並不斷強化錯誤校正和可靠性功能。 

針對儲存介面，ONFI 規格持續演進，以支援新一代 NAND Flash 的高速存取和高容量密度。ONFI 的核心趨勢是支援更高的同步傳輸速度，以應對企業級 SSD 控制器對隨機讀寫延遲的嚴苛要求。 

(3)Standard Cell 及客製化 I/O 產品線：PPA 領先之底層基石 

雖然外部銷售不頻繁，但其對於乾瞻維持核心競爭優勢具有不可或缺的戰略價值。 

隨著製程節點進入先進世代，電晶體行為日趨複雜，通用型基礎 IP 已無法滿足極致性能需求。

乾瞻內部利用這些客製化的基礎 IP，可以實現比通用方案更優越的功耗、速度和面積(PA)平衡。其戰略價值在於縮短核心高速 IP 在新製程上的移植時間和確保矽驗證的可靠性，從而確保公司在技術變革中能夠保持快速的市場反應能力和 PPA 的領先地位。

計畫開發之新商品及服務

乾瞻產品開發策略緊密圍繞半導體產業的兩大結構性趨勢：小晶片架構和系統級能效提升。將透過以下三大核心產品線的技術突破，提供下一代高性能、高可靠度的解決方案。

(1)UCIe：Chiplet 互連解決方案(Chiplet Interconnect Solution)

UCIe 已成為 Chiplet 架構之核心標準，提供高頻寬、低延遲 Die-to-Die 連結能力，並支援 AXI、CXL 等多種協定。公司將透過以下研發投入，確保在 UCIe 邁向 2.0/3.0 世代時保持技術領先：

A. UCIe IP 架構與能效突破 

將開發針對先進製程的下一世代 UCIe IP 架構。旨在實現更高通道資料速率、更優化的能效和精簡的矽面積配置。技術重點包括開發先進的均衡方案以支援超短距通道、具備更佳抖動容忍度，並強化多晶粒系統之間的相容性(interoperability)。

 B. SBD 介面技術：頻寬密度的新方向 

正積極投入 SBD 介面架構的開發，並計劃將其導入下一世代 UCIe IP 設計。SBD 允許資料在相同實體通道中同時傳輸，有望帶來最好的 beachfront bandwidth 及更佳 BER(Bit Error Rate)來加强使用效率、降低中介層佈線複雜度以及提升頻寬配置彈性。這需要突破性的echo cancellation、duplex equalization和即時方向仲裁等複雜技術。乾瞻認為 SBD 是應對未來每通道資料速率持續攀升的長期明確發展方向。 

C. 積極投入 2.5D，3D 及 3.5D 互聯 IP 技術：包含支援 Face2Face，Face2Back 等封裝技術的 IP。 

D. 強化協議支援與各供應商互通性 

為支援異質晶粒間高吞吐量資料傳輸，將強化 Streaming 與 Raw Mode 架構的低延遲設計，並確保與 AXI、CHI、CXS 等介面的彈性化內部介面。此外，為應對多供應商晶粒生態系的發展，乾瞻將積極參與 UCIe Consortium，並建立一套完整的互通性驗證流程與可靠度基礎建設以加速 UCIe 標準的成熟度與市場廣泛採用。

(2)次世代高速 DDR5/6、LPDDR5x 及 LPDDR6 介面方案：系統級功耗與可靠度優化 

DRAM 介面 IP 必須滿足次世代 JEDEC 標準對時序精準度、功耗效率與可靠度的嚴苛要求。 

A.次世代標準與先進製程優化 

將強化 IP 架構與校準邏輯的技術基礎，以支援更高每 Pin 資料速率、更低電壓操作和更完善的電源管理模式。在先進製程中，將專注於應對製程變異、IR drop 與高雜訊敏感度的挑戰，投入自適應均衡(adaptive equalization)、優化的電源傳遞設計，以及 PVT(Process-Voltage-Temperature)補償邏輯，確保 DDR/LPDDR 在複雜製程下的高可靠度運作。 

B. 系統層級之共同設計與能效管理 

將 IP 開發視為系統層級的共同設計(co-design)一環，不再視為單一模組。未來投入將包括建立多晶粒環境的模擬框架、進行 IP 內的共同最佳化，並提升 IP 在動態電壓與頻率切換(DVFS)下的整合能力，以滿足客戶對降低面積與提升功耗效率的持續需求。

(3)ONFI 儲存介面：高可靠度與支援Chiplet 

隨著 NAND 裝置朝更高密度與複雜時序發展，ONFI IP 的可靠性需求顯著提升。 

A. 支援高速 ONFI 規範與錯誤回報管理 

將開發能支援次世代 ONFI 標準的 IP 架構，著重於提升高速切換模式下的訊號完整性和精密時序校準。同時，由於資料完整性責任日益轉移至控制器端，公司將投入進階 ECC 介面支援、彈性化 L2P/L3P 映射協助功能，以及完整的錯誤回報與恢復機制，以協助固態硬碟(SSD)控制器在極高強度工作負載下維持高可靠度。 

B. Chiplet 儲存子系統的支援層 

面對未來儲存裝置可能導入小晶片架構的趨勢，公司計畫評估並投入相關的支援層(adapter layer)技術，以實現 ONFI 介面與 UCIe 或其他 Die-to-Die 架構的高效整合，提升儲存子系統的模組化與能源效率

成長性

整體 IP 市場需求呈現加速成長趨勢，主要驅動力來自於:

A. 高性能運算(HPC)與 AI 的需求爆炸性增長：

AI 訓練模型規模持續擴大，對高頻寬、低延遲的運算和記憶體互連需求幾乎是無限的。這直接推動了對 UCIe 晶粒互連、DDR/LPDDR 和高性能 SerDes 等 IP 的需求增長。 

B. Chiplet 趨勢的標準化：

隨 UCIe 標準化過程的加速，小晶片設計從早期少數大廠的專有技術，轉變為業界通用架構。這使得中小型 Fabless 廠商也能採用此架構，極大地擴大了第三方 IP 的潛在客戶群。 

C. 先進製程的經濟效益驅動外部採購：

在 Advanced FinFET 的先進製程節點，自行開發高性能 IP 的成本和風險極高。為了控制固定研發支出並加速產品上市，多數半導體公司已將高性能介面 IP 的採購視為經濟上的必然選擇，這為專業 IP 供應商創造了強勁的外部需求。

D. 車用電子的高可靠度需求：

ADAS 和自駕技術的普及，對 MIPI A-PHY 等介面提出了 ASIL 認證和極致可靠性的要求。由於認證門檻高，市場傾向於採購經過矽驗證的高可靠度 IP，創造出高價值、高黏著度的細分市場。